异步复位、同步释放

  一、对于同步复位和异步复位而言,各自有自己的优缺点:

  (1)同步复位:

        优点:与时钟同步,大大降低亚稳态的出现概率;

        缺点:消耗片内逻辑资源;

always@(posedge clk)
    if(!rst_n)
        a <= 1‘b0;
    else
        a <= b;

同步复位

  (2)异步复位:

        优点:利用FPGA内部寄存器的清零端,不会增加多余逻辑消耗;

        缺点:容易出现亚稳态,存在于异步复位和时钟之间的亚稳态;

always@(posedge clk or negedge rst_n)
    if(!rst_n)
        a<= 1‘b0;
    else
        a<= b;

异步复位

    异步复位产生亚稳态解释:

always @ (posedge clk or negedge rst_n)
    if(!rst_n)
        b <= 1‘b0;
    else
        b <= a;

always @ (posedge clk or negedge rst_n)
    if(!rst_n)
        c <= 1‘b0;
    else
        c <= b;

异步复位的危害

             

NOTE:正常情况下,clk 的上升沿c 更新为b,b 更新为a。一旦进入复位,b,c 都清零;但是我们不能确定复位信号rst_n 会在什么时候结束。如果结束于b_reg0 和c_reg0 的{launch edge –stup,launch edge+hold}时间只外,那么一切都会正常。但如果恰恰相反,会出现什么情况呢? rst_n 的上升变化出现在了clk 上升的建立保持时间上,此时clk 检测到的rst_n 的状态就会是一个亚稳态(是0 是1 不确定)。从代码里我们看到如果此时b_reg0 和c_reg0 认为rst_n 为0,那么依然保持复位清零,而如果认为rst_n为1,那么就跳出复位。因为此时的rst_n 的不确定性,就可能出现4种情况,即b_reg0 和c_reg0 都复位或者都跳出复位,再或者一个复位一个跳出复位。那么后者就会造成了系统工作不同步的问题,在这个简单的两级异步复位实例中这种危害表现的并不明显,但是我们试想一个大的工程项目里众多的寄存器出现如此情况又会是如何一番景象呢?

  二、由于同步复位和异步复位都存在一点的缺陷,所以现在大多数工程师均采用另一种复位方式,叫做“异步复位,同步释放”,结合了两者的优点,主要的思想就是异步的信号同步化。  

 1 always@(posedge clk)
 2     rst_nr <= rst_n;     //现将异步复位信号用同步时钟打一拍
 3
 4 always@(posedge clk or negedge rst_nr)
 5     if(!rst_nr)
 6         b <= 1‘b0;
 7     else
 8         b <= a;
 9
10 always@(posedge clk or negedge rst_nr)
11     if(!rst_nr)
12         c <= 1‘b0;
13     else
14         c <= b;

          

时间: 10-05

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异步复位同步释放

同步复位与异步复位的优缺点 同步复位的优点: 一般能够确保电路是百分之百同步的. 确保复位只发生在有效时钟沿,可以作为过滤掉毛刺的手段. 同步复位的缺点: 复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位.同时还要考虑如:时钟偏移.组合逻辑路径延时.复位延时等因素. 由于大多数的厂商目标库内的触发器都只有异步复位端口,采用同步复位的话,就会耗费较多的逻辑资源. 异步复位优点: 异步复位信号识别方便,而且可以很方便的使用全局复位. 由于大多数的厂商目标库内的触发器都有异步复位端口,

异步复位 同步释放

在FPGA设计中常遇到复位的设计,一般情况下,复位分为同步复位和异步复位. 异步复位与同步复位相比,其利用到了D触发器的CLR端,消耗硬件资源小,所以在很多情况下各个模块的复位方式选取为异步复位.但是异步信号容易产生潜在的危险:当异步复位信号在时钟上升沿附近取消复位状态时,时序电路很可能在此出现问题. 解决这个问题的一个方法为,对异步复位信号进行预处理,使其成为异步复位.同步释放的形式. 我设计的电路如下: library ieee; use ieee.std_logic_1164.all; u

什么是异步复位同步释放

1.电路原理图 2.verilog代码描述 module reset_gen ( output rst_sync_n, input clk, rst_async_n); reg rst_s1, rst_s2; wire rst_sync_n ; always @ (posedge clk, posedge rst_async_n) if (rst_async_n) begin rst_s1 <= 1'b0; rst_s2 <= 1'b0; end else begin rst_s1 <=

基础项目(9)异步复位同步触发程序设计讲解

写在前面的话 在FPGA设计中,很多同学会纠结到底是应该使用同步复位还是应该使用异步复位.实际上,无论是同步复位还是异步复位都有各自的优缺点.在这里梦翼师兄和大家一起学习另外一种复位信号的处理方式-异步复位同步释放.  基本概念 FPGA设计中常见的复位方式有同步复位和异步复位,同步复位就是指复位信号只有在时钟上升沿到来时,才能有效:异步复位是指无论时钟沿是否到来,只要复位信号有效,就对系统进行复位:这两种复位方式在实际应用中都有其弊端存在,所以,一般都推荐使用异步复位同步释放的方式,是提高系统

异步复位,同步释放

平时接触到的复位有三种,分别是同步复位.异步复位还有异步复位同步释放 ·1.同步复位 同步复位里,复位做为使能信号,就不存在因为不满足建立时间而产生的亚稳态,但是如果复位信号有效 周期小于一个时钟周期的话,会出现复位信号采样不到的问题. always @(posedge clk ) begin if(!rst_n) a <= 1'd0; else a <= b; end 2.异步复位 异步复位比同步复位节省资源,但是如果异步复位结束之后,紧跟着一个时钟上升沿,这时候会产生亚稳态 现象 alwa

总结“异步复位,同步释放”

复位的功能是很必要的,让一切正在处于工作状态的器件的状态恢复到初始态,可以达到重新开始工作的作用.复位有上电复位和按键复位两种常见方式. 先说一下按键复位. 一开始,我们在设计按键复位的逻辑功能时,第一反应就是利用D触发器的异步清零端(clr端),这种方式称为异步复位,代码和RTL图如下: 1 [email protected](posedge clk or negedge rst_n) 2 begin 3 if(rst_n == 1'b0) 4 q <= 1'b0; 5 else 6 q <

同步复位和异步复位二者各自的优缺点是什么呢?

同步复位:当时钟上升沿检测到复位信号,执行复位操作(有效的时钟沿是前提).always @ ( posedge clk ); 优点: a.有利于仿真器的仿真:b.可以使所设计的系统成为 100% 的同步时序电路,有利于时序分析,而且可综合出较高的 Fmax:c.由于只在时钟有效电平到来时才有效,所以可以滤除高于时钟频率的复位毛刺. 缺点: a.复位信号的有效时长必须大于时钟周期,才能真正被系统识别并完成复位任务.同时还要考虑诸如 clk skew .组合逻辑路径延时 .复位延时等因素(所以复位信

FPGA中的同步复位与异步复位

1.异步复位 always @ ( posedge sclk or negedge s_rst_n ) if ( !s_rst_n ) d_out <= 1'b0; else d_out <= a; 综合出来的RTL视图如下所示: 从图中可以看到寄存器d_out有一个低电平有效的复位信号s_rst_n端口,即使设计是高电平复位,实际综合后也会把异步复位信号反向后接到这个CLRN端: 2.同步复位 always @ ( posedge sclk ) if ( !s_rst_n ) d_out &

FPGA基础之同步复位与异步复位

1.异步复位 //异步复位 always @ (posedge clk or negedge i_rst) if (!i_rst) begin a <= 1'b0; end else begin a <= 1'b1; end 2.同步复位 //同步复位 always @ (posedge clk ) if (!i_rst) begin b <= 1'b0; end else begin b <= 1'b1; end RTL视图 总结: 同步复位  缺点:占用了更多的逻辑资源,优点: